Candence的版图设计工具是Vituoso Layout Editor，即为版图编辑大师，它操作方便，功能强大，可完成版图编辑的所有任务。

以C32044电路为例登录：
USERNAME：C32044
PASSWORD：*******coder320
在UNIX界面cmdtool窗口中输入以下命令：（注意大小写）
cd  c32044      进入C32044目录
module  add  cds97a 调candence模块
icfb&     调candence编辑界面
(抓图的步骤如下：program→snapshot→snap→点窗口)
在icfb窗口菜单中点击Tools->Library Manager即出现Library Manager菜单，点击此菜单File->New->Library建库，名为aa，在Library Name项输入aa， OK
在aa库中建立新文件block：File->New->Cellview，在Cell Name中输入block， OK
在openbook中有一个很好的例子，该教程的访问顺序为：Main->ICTools->Tutorials and Flow Guides->Cell Design->Tutoial。
如果要打开版图，则在View Name项中输入layout， OK
如果要打开逻辑图，则在View Name项中输入schematic， OK

 ²      版图
双击打开新建的文件block，则弹出Virtuoso Editing窗口及LSW窗口。 
与电路设计不同的是，版图设计必须考虑具体的工艺实现，因此存放版图的库必须是工艺库或附在别的工艺库上的库。否则，用隐含的库的库将没有版层，即LSW窗口只有一个黑框，便无从画图了。因此，在设计版图前必须先建立自己的工艺库。方法为：
点击Edit->Set->Valid Layer设置需要使用的层次 
将需要使用的层次后的方框点黑  OK
点击LSW窗口菜单Edit->Display Resource Editor 
选择要编辑的库名称（在Tech Lib Name）中选择aa
在 Fill Color
Outline Color
 Stipple
 Line Style
四项中点击选择各层次的颜色及条纹，选择完毕后点击 APPLY ，在菜单中选择File->Save，选择Directories及Files  OK
以上设置完成后LSW窗口中将会出现你所需要使用的各层次及设置的对应颜色。为了便于区分，各层次不要使用相近的颜色。
 ²       LSW中各层次注释
nwell  N阱
pwell  P阱
pact  P有源区
nact  N有源区
poly  多晶
actcont  有源区上的孔
polycon  多晶上的孔
metal  金属（铝）
vapox  PAD
resimp  电阻标记
dioimp  二极管标记
ncap(pcap)  电容标记
texttop  线名标记
bulk  衬底
²       画版图使用的快捷键
p  连线
r  画矩形
s  移动
x  进入下一层单元
b  返回上一层单元
k  尺子
c  复制
l  加线名标记
i  调用单元
shift+m  将同层的图形合并
shift+c  对图形进行切割

²      ERC（电学规则检查）
ERC文件一般存放在 ./data/runsets 目录下，ERC的主要功能就是查出有无器件悬空，或者短接的错误。
做ERC的方法如下：
(1)  写gds
在icfb窗口点击File->Export->Stream，即弹出Stream Out窗口（各项设置参照插图）。
(2)打开runsets目录下的ERC文件，在INDISK项中输入gds文件所在目录，在PRIMARY项中输入需要检查的文件名，然后存盘退出(:wq) 。
点击右上方Options窗口即弹出以下子窗口
(3)cmdtool窗口中键入以下命令：（注意大小写）
PDRACULA
/g ../runsets/c32044.erc
/f
jxrun.com
检查结果将会出现的erc文件中PRINTFILE一项中指定的输出文件，打开查看检查结果，如果有错，检查方法如下：
在Virtuoso Edit窗口菜单中点击Tools->Inquery启动图形界面。继续点击此窗口中的DRC->Setup，即弹出DRC Setup窗口。 
在Dracula Data Path中键入 ./data/erc  OK ，即会弹出以下四个窗口：
  DLW
  Reference Windows
  View DRC Error
  Rules Layer Window 
在Rules Layer Window窗口中选择错误代号，并在版图上按  f 键，错误即会自动显示在版图上。
如有错，改完错后将写gds以后的步骤重复一遍，直至改完所有错误。

  
 ²      LVS（Layout Verse Schematics）版图和电路比较
从几何描述提取电路信息的方式称作电路提取或Circuit Extraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件（如晶体管或门）和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。这种比较叫LVS设计验证。
电路提取除了可提供电路连接的详细情况外，还可用来计算版图面积和每个电路层上电路各个节点的参数。这些版图面积和参数可用来对有效器件的寄生电容和电阻进行准确的计算。在此之前，设计者对大多数电路寄生参数只可作一些估测，而有了这样精确的电容和电阻的提取，就可对电路作精确的模拟以保证其精确性。因此，电路提取对于现代集成电路的精确设计是一项必不可少的设计验证工具。做LVS的步骤如下：
(1)  写gds（参照ERC）；
(2)  写CDL，在icfb窗口点击File->Export->CDL,则弹出CDL Out Run Form窗口；（各项设置参照插图）
(3)  打开runsets目录下的ERC文件，在INDISK项中输入CDL文件所在目录，在PRIMARY项中输入需要检查的文件名，然后存盘退出(:wq) ；
(4)  进入LVS目录，键入以下命令（注意大小写）
LOGLVS
htv
case
cir ../cdl/block.cdl
con block
sum
exit
PDRACULA
/g ../runsets/c32044.lvs
/f
jxrun.com
 
与ERC相同，完成后结果将会将会输出到LVS文件中指定的PRINTFILE中，检查方法如下：
在Virtuoso Edit窗口菜单中点击Tools->Inquery启动图形界面。继续点击此窗口中的LVS->Setup，即弹出LVS Setup窗口。（各项设置参照插图） 
键入Path后点击  OK  ，即弹出
DLW
View LVS
Reference Windows
三个查错窗口 
打开出错输出文件，下面就会出现这样一个网表： 
上图为LVS出错输出文件一部分，冒号左边为逻辑图上对应的节点，冒号右边为版图上对应的节点。
以DISCREPANCY 145为例，意思是说这二个管子不匹配，像这种错误一般比较严重，很可能是漏标线或者标错线，更有可能是某两根线短接引起的，建议先做ERC，这种错误如果查完了很可能会减少很多错误，先查这种错误可以事半功倍。
以DISCREPANCY 143为例，意思是说逻辑图上这个N管源、栅、漏分别对应的是k40，k66，net1126，而版图上则是 ?a1，k66，?55，这种错误，一般先查 ?55，查错方法为在View LVS窗口Name一栏中键入错误代号，即 ?55，点击  Fit ，错误的地方即会显示在版图上，也可在Number一栏中输入DISCREPACY的号码，即143  Fit ，在此项的错误会全部显示在版图上。
有时错误指出的范围比较大，这种情况很可能是以下错误：
（1）    没有标注线名
（2）    连线悬空
（3）    连线短接
如果出现这些错误，与此相连的所有器件都将报错，所以连线很重要，连线时一定要仔细。
 Cursou Pick  键在版图查错时也很有用，点击此键，再点击版图上的任意节点，此节点的名称就会显示在，如某一器件的所有节点都知道了，你就能知道这个器件是否接对了。如果不能确定是版图错还是逻辑图错，那也没关系，只要在上一步骤完成后点击Select net/device name:窗口中的节点名或错误代号  OK ，再点击Name下方的Add键，错误就会在逻辑图上同时亮出。这样，查错就方便了许多。
如果LVS文件显示所有器件全部对上了，则验证工作到此结束。 
本文主要介绍了版图设计和验证方面的内容，包括IC版图输入，设计规则检查，电器规则检查，版图和电路交互验证。