二、 在ISE环境下，调用synplify，生成后仿真所需要的文件。
之所以要在ISE环境下调用synplify，主要是因为方便！我也尝试过在synplify环境下综合设计文件，然后在ISE里编译synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比较好的，感觉跟用ISE直接综合一样。不过有一个缺点是看不了RTL原理图。你可以在synplify中打开ISE生成的synplify工程文件，解决在ISE中不方便查看synplify综合结果的问题。现在，就要开始第二个大步骤了！
第一步：创建ISE工程文件。选择好器件。注意Design Flow中一定要选择Synplify Pro Verilog。
第二步：综合设计文件，也就是verilog文件。
双击下图中的按钮，ISE就会自动调用synplify。（如果没有的话，那可能是你的系统环境变量没有设置好）。此时会弹出一个对话框，要你选择synplify的liscense。（这步本来不用说的。如果没有对话框弹出来的话，也不要紧）随便选择一个，就等结果了。
第三步：生成后仿真需要的文件。
如下图，我们可以看到在Implement Design中有三个大分支，这对应着三种仿真。按你的需要按下相应的图标，生成modelsim后仿真所需要的文件，下面对生成的文件和生成这些文件的图标进行说明。
| 图标 | 生成文件 |
| Generate Post-Translate Simulation Model | xxx_translate.v |
| Generate Post-Map Simulation Model | xxx_map.v，xxx_map.sdf |
| Generate Post-Place&Route Simulation Model | xxx_timsim.v，xxx_timsim.sdf |
在这3种仿真中，只有第一种没有生成sdf文件。也就是说在modelsim中，只有第一种可以不用把sdf添加到仿真器中（废话！！）。到这时，所有为后仿真所做的准备工作就都完成了。下面就后仿真举例。我们要进行的是Place&Route Simulation！所以按下图标，生成为下一步的工作所需要的文件吧。
三、用modelsim进行后仿真。
在开始这一步之前，建议为你的设计新建一个文件夹。当然你也可以不这样做，不过对于所造成的麻烦，本人不负责！
后仿真总共需要3个*.v文件。一个是你的模块的测试文件，一个是ISE生成的xxx_timsim.v（注意，我们要更改这个文件的文件名，改为xxx.v，也就是你的顶层模块名了。这也是我要求新建文件夹的原因了，重名这件事比尔.盖茨是不答应的）。另一个是glbl.v文件。这个文件在Xilinx安装盘:\Xilinx\verilog\src下。VHDL不需要第3个文件。复制这3个文件到新建的文件夹下，开始我们的第一步工作。
第O步：为xxx_timsim.v改名！！！
第一步：新建工程，把3个文件添加到这个工程里。（大家都这么熟了，不用教了吧）
第二步：在project框里按右键—》add to project –》adding simulation configuration，如下图：
第三步：在弹出的对话框里，选择SDF项。把ISE生成的SDF文件添加进出。如下图：
记住Apply to Region这一项要写好。它对应的是你的tb文件（就是测试文件）调用的顶层模块名。（不是顶层模块名！！）比如你的测试文件是text，例化顶层模块top为i_top,那你应该这样填：text/i_top或者/text/i_top。如果是第一种仿真，此步可以省略。
第四步：添加library。
我们创建的那三个库终于派上用场了！我们要添加的就是这3个。选择library项，添加这3个库。你的库建在哪里，就去哪里找！这个也不用说了吧！如下图：
第五步：选择要仿真的模块。
你先不要急，看清楚再选。（有些朋友性子急，驾轻就熟就选了）
我们要选的仿真模块可不止一个，如下图，用CTRL键实现！！选了之后点0k！！
第六步：进行后仿真！
完成上一步后，project框如下图所示，双击Simulation 1，modelsim就进入仿真了，是不是很方便！
第七步：做你该做的！
我想接下来的事情很容易了吧，就写到这！
